תיאור המשרה:
חברת סייבר מבטיחה הממוקמת במרכז מגייסת Design Verification Engineer.
החברה מפתחת פתרונות ניטור היקפי רשת מבוססי DPI עם ניתוחי אבטחה משולבים של Big Data וזיהוי איומים.
התפקיד כולל, אחריות מקצה לקצה על תהליך הבדיקה, פיתוח מתודולוגיות, סקריפטים ושיפורי תשתית, תכנון והעלה מלאה של Verification Environment מאפס ועוד.
נשמע כמו תפקיד שיכול להתאים לך? שלח/י קורות חיים ונבדוק התאמה.
דרישות המשרה:
- 3 שנות ניסיון כ-Design Verification Engineer
- ניסיון עם Verilog או מערכת Verilog
- ניסיון שליטה מלאה ב-UVM- יתרון
- בוגר/ת תואר ראשון מתחום רלוונטי
